CTC++ Coverage Report - Execution Profile    #88/1532

Files Summary | Functions Summary | Execution Profile | Index | No Index
First | Previous | Next | Last

File: arch/x86_64/pci/../../i386/pci/fixup.c
Instrumentation mode: function-decision-multicondition
TER: 18 % ( 17/ 97)

Start/	End/
True	False	-	Line	Source
			1	/*
			2	* Exceptions for specific devices. Usually work-arounds for fatal design flaws.
			3	*/
			4
			5	#include <linux/delay.h>
			6	#include <linux/dmi.h>
			7	#include <linux/pci.h>
			8	#include <linux/init.h>
			9	#include "pci.h"
			10
			11
0	0	-	12	static void __devinit pci_fixup_i450nx(struct pci_dev *d)
			13	{
			14	/*
			15	* i450NX -- Find and scan all secondary buses on all PXB's.
			16	*/
			17	int pxb, reg;
			18	u8 busno, suba, subb;
			19
			20	printk(KERN_WARNING "PCI: Searching for i450NX host bridges on %s\n", pci_name(d));
			21	reg = 0xd0;
0	0	-	22	for(pxb=0; pxb<2; pxb++) {
			23	pci_read_config_byte(d, reg++, &busno);
			24	pci_read_config_byte(d, reg++, &suba);
			25	pci_read_config_byte(d, reg++, &subb);
			26	DBG("i450NX PXB %d: %02x/%02x/%02x\n", pxb, busno, suba, subb);
0	0	-	27	if (busno)
			28	pci_scan_bus(busno, &pci_root_ops, NULL);   /* Bus A */
0	0	-	29	if (suba < subb)
			30	pci_scan_bus(suba+1, &pci_root_ops, NULL);   /* Bus B */
			31	}
			32	pcibios_last_bus = -1;
			33	}
			34	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82451NX, pci_fixup_i450nx);
			35
0	0	-	36	static void __devinit pci_fixup_i450gx(struct pci_dev *d)
			37	{
			38	/*
			39	* i450GX and i450KX -- Find and scan all secondary buses.
			40	* (called separately for each PCI bridge found)
			41	*/
			42	u8 busno;
			43	pci_read_config_byte(d, 0x4a, &busno);
			44	printk(KERN_INFO "PCI: i440KX/GX host bridge %s: secondary bus %02x\n", pci_name(d), busno);
			45	pci_scan_bus(busno, &pci_root_ops, NULL);
			46	pcibios_last_bus = -1;
			47	}
			48	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454GX, pci_fixup_i450gx);
			49
0	0	-	50	static void __devinit  pci_fixup_umc_ide(struct pci_dev *d)
			51	{
			52	/*
			53	* UM8886BF IDE controller sets region type bits incorrectly,
			54	* therefore they look like memory despite of them being I/O.
			55	*/
			56	int i;
			57
			58	printk(KERN_WARNING "PCI: Fixing base address flags for device %s\n", pci_name(d));
0	0	-	59	for(i=0; i<4; i++)
			60	d->resource[i].flags |= PCI_BASE_ADDRESS_SPACE_IO;
			61	}
			62	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_UMC, PCI_DEVICE_ID_UMC_UM8886BF, pci_fixup_umc_ide);
			63
0	0	-	64	static void __devinit  pci_fixup_ncr53c810(struct pci_dev *d)
			65	{
			66	/*
			67	* NCR 53C810 returns class code 0 (at least on some systems).
			68	* Fix class to be PCI_CLASS_STORAGE_SCSI
			69	*/
0	0	-	70	if (!d->class) {
			71	printk(KERN_WARNING "PCI: fixing NCR 53C810 class code for %s\n", pci_name(d));
			72	d->class = PCI_CLASS_STORAGE_SCSI << 8;
			73	}
			74	}
			75	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, pci_fixup_ncr53c810);
			76
114	6		77	static void __devinit pci_fixup_ide_bases(struct pci_dev *d)
			78	{
			79	int i;
			80
			81	/*
			82	* PCI IDE controllers use non-standard I/O port decoding, respect it.
			83	*/
108	6		84	if ((d->class >> 8) != PCI_CLASS_STORAGE_IDE)
108			85	return;
			86	DBG("PCI: IDE base address fixup for %s\n", pci_name(d));
24	6		87	for(i=0; i<4; i++) {
			88	struct resource *r = &d->resource[i];
0	24	-	89	if ((r->start & ~0x80) == 0x374) {
			90	r->start |= 2;
			91	r->end = r->start;
			92	}
			93	}
			94	}
			95	DECLARE_PCI_FIXUP_HEADER(PCI_ANY_ID, PCI_ANY_ID, pci_fixup_ide_bases);
			96
0	0	-	97	static void __devinit  pci_fixup_ide_trash(struct pci_dev *d)
			98	{
			99	int i;
			100
			101	/*
			102	* Runs the fixup only for the first IDE controller
			103	* (Shai Fultheim - shai@ftcon.com)
			104	*/
			105	static int called = 0;
0	0	-	106	if (called)
0		-	107	return;
			108	called = 1;
			109
			110	/*
			111	* There exist PCI IDE controllers which have utter garbage
			112	* in first four base registers. Ignore that.
			113	*/
			114	DBG("PCI: IDE base address trash cleared for %s\n", pci_name(d));
0	0	-	115	for(i=0; i<4; i++)
			116	d->resource[i].start = d->resource[i].end = d->resource[i].flags = 0;
			117	}
			118	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI, PCI_DEVICE_ID_SI_5513, pci_fixup_ide_trash);
			119	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, pci_fixup_ide_trash);
			120	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_11, pci_fixup_ide_trash);
			121	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801DB_9, pci_fixup_ide_trash);
			122
0	0	-	123	static void __devinit  pci_fixup_latency(struct pci_dev *d)
			124	{
			125	/*
			126	*  SiS 5597 and 5598 chipsets require latency timer set to
			127	*  at most 32 to avoid lockups.
			128	*/
			129	DBG("PCI: Setting max latency to 32\n");
			130	pcibios_max_latency = 32;
			131	}
			132	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI, PCI_DEVICE_ID_SI_5597, pci_fixup_latency);
			133	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI, PCI_DEVICE_ID_SI_5598, pci_fixup_latency);
			134
0	0	-	135	static void __devinit pci_fixup_piix4_acpi(struct pci_dev *d)
			136	{
			137	/*
			138	* PIIX4 ACPI device: hardwired IRQ9
			139	*/
			140	d->irq = 9;
			141	}
			142	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371AB_3, pci_fixup_piix4_acpi);
			143
			144	/*
			145	* Addresses issues with problems in the memory write queue timer in
			146	* certain VIA Northbridges.  This bugfix is per VIA's specifications,
			147	* except for the KL133/KM133: clearing bit 5 on those Northbridges seems
			148	* to trigger a bug in its integrated ProSavage video card, which
			149	* causes screen corruption.  We only clear bits 6 and 7 for that chipset,
			150	* until VIA can provide us with definitive information on why screen
			151	* corruption occurs, and what exactly those bits do.
			152	*
			153	* VIA 8363,8622,8361 Northbridges:
			154	*  - bits  5, 6, 7 at offset 0x55 need to be turned off
			155	* VIA 8367 (KT266x) Northbridges:
			156	*  - bits  5, 6, 7 at offset 0x95 need to be turned off
			157	* VIA 8363 rev 0x81/0x84 (KL133/KM133) Northbridges:
			158	*  - bits     6, 7 at offset 0x55 need to be turned off
			159	*/
			160
			161	#define VIA_8363_KL133_REVISION_ID 0x81
			162	#define VIA_8363_KM133_REVISION_ID 0x84
			163
0	0	-	164	static void __devinit pci_fixup_via_northbridge_bug(struct pci_dev *d)
			165	{
			166	u8 v;
			167	u8 revision;
			168	int where = 0x55;
			169	int mask = 0x1f; /* clear bits 5, 6, 7 by default */
			170
			171	pci_read_config_byte(d, PCI_REVISION_ID, &revision);
			172
0	0	-	173	if (d->device == PCI_DEVICE_ID_VIA_8367_0) {
			174	/* fix pci bus latency issues resulted by NB bios error
			175	it appears on bug free^Wreduced kt266x's bios forces
			176	NB latency to zero */
			177	pci_write_config_byte(d, PCI_LATENCY_TIMER, 0);
			178
			179	where = 0x95; /* the memory write queue timer register is
			180	different for the KT266x's: 0x95 not 0x55 */
			181	} else if (d->device == PCI_DEVICE_ID_VIA_8363_0 &&
			182	(revision == VIA_8363_KL133_REVISION_ID ||
0	0	-	183	revision == VIA_8363_KM133_REVISION_ID)) {
0		-	183	T && (T || _)
0		-	183	T && (F || T)
	0	-	183	T && (F || F)
	0	-	183	F && (_ || _)
			184	mask = 0x3f; /* clear only bits 6 and 7; clearing bit 5
			185	causes screen corruption on the KL133/KM133 */
			186	}
			187
			188	pci_read_config_byte(d, where, &v);
0	0	-	189	if (v & ~mask) {
			190	printk(KERN_WARNING "Disabling VIA memory write queue (PCI ID %04x, rev %02x): [%02x] %02x & %02x -> %02x\n", \
			191	d->device, revision, where, v, mask, v & mask);
			192	v &= mask;
			193	pci_write_config_byte(d, where, v);
			194	}
			195	}
			196	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8363_0, pci_fixup_via_northbridge_bug);
			197	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8622, pci_fixup_via_northbridge_bug);
			198	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8361, pci_fixup_via_northbridge_bug);
			199	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8367_0, pci_fixup_via_northbridge_bug);
			200
			201	/*
			202	* For some reasons Intel decided that certain parts of their
			203	* 815, 845 and some other chipsets must look like PCI-to-PCI bridges
			204	* while they are obviously not. The 82801 family (AA, AB, BAM/CAM,
			205	* BA/CA/DB and E) PCI bridges are actually HUB-to-PCI ones, according
			206	* to Intel terminology. These devices do forward all addresses from
			207	* system to PCI bus no matter what are their window settings, so they are
			208	* "transparent" (or subtractive decoding) from programmers point of view.
			209	*/
0	0	-	210	static void __devinit pci_fixup_transparent_bridge(struct pci_dev *dev)
			211	{
			212	if ((dev->class >> 8) == PCI_CLASS_BRIDGE_PCI &&
0	0	-	213	(dev->device & 0xff00) == 0x2400)
0		-	213	T && T
	0	-	213	T && F
	0	-	213	F && _
			214	dev->transparent = 1;
			215	}
			216	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL, PCI_ANY_ID, pci_fixup_transparent_bridge);
			217
			218	/*
			219	* Fixup for C1 Halt Disconnect problem on nForce2 systems.
			220	*
			221	* From information provided by "Allen Martin" <AMartin@nvidia.com>:
			222	*
			223	* A hang is caused when the CPU generates a very fast CONNECT/HALT cycle
			224	* sequence.  Workaround is to set the SYSTEM_IDLE_TIMEOUT to 80 ns.
			225	* This allows the state-machine and timer to return to a proper state within
			226	* 80 ns of the CONNECT and probe appearing together.  Since the CPU will not
			227	* issue another HALT within 80 ns of the initial HALT, the failure condition
			228	* is avoided.
			229	*/
0	0	-	230	static void __init pci_fixup_nforce2(struct pci_dev *dev)
			231	{
			232	u32 val;
			233
			234	/*
			235	* Chip  Old value   New value
			236	* C17   0x1F0FFF01  0x1F01FF01
			237	* C18D  0x9F0FFF01  0x9F01FF01
			238	*
			239	* Northbridge chip version may be determined by
			240	* reading the PCI revision ID (0xC1 or greater is C18D).
			241	*/
			242	pci_read_config_dword(dev, 0x6c, &val);
			243
			244	/*
			245	* Apply fixup if needed, but don't touch disconnect state
			246	*/
0	0	-	247	if ((val & 0x00FF0000) != 0x00010000) {
			248	printk(KERN_WARNING "PCI: nForce2 C1 Halt Disconnect fixup\n");
			249	pci_write_config_dword(dev, 0x6c, (val & 0xFF00FFFF) | 0x00010000);
			250	}
			251	}
			252	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_NFORCE2, pci_fixup_nforce2);
			253
			254	/* Max PCI Express root ports */
			255	#define MAX_PCIEROOT   6
			256	static int quirk_aspm_offset[MAX_PCIEROOT << 3];
			257
			258	#define GET_INDEX(a, b) ((((a) - PCI_DEVICE_ID_INTEL_MCH_PA) << 3) + ((b) & 7))
			259
0	0	-	260	static int quirk_pcie_aspm_read(struct pci_bus *bus, unsigned int devfn, int where, int size, u32 *value)
			261	{
0		-	262	return raw_pci_ops->read(0, bus->number, devfn, where, size, value);
			263	}
			264
			265	/*
			266	* Replace the original pci bus ops for write with a new one that will filter
			267	* the request to insure ASPM cannot be enabled.
			268	*/
0	0	-	269	static int quirk_pcie_aspm_write(struct pci_bus *bus, unsigned int devfn, int where, int size, u32 value)
			270	{
			271	u8 offset;
			272
			273	offset = quirk_aspm_offset[GET_INDEX(bus->self->device, devfn)];
			274
0	0	-	275	if ((offset) && (where == offset))
0		-	275	(T) && (T)
	0	-	275	(T) && (F)
	0	-	275	(F) && (_)
			276	value = value & 0xfffffffc;
			277
0		-	278	return raw_pci_ops->write(0, bus->number, devfn, where, size, value);
			279	}
			280
			281	static struct pci_ops quirk_pcie_aspm_ops = {
			282	.read = quirk_pcie_aspm_read,
			283	.write = quirk_pcie_aspm_write,
			284	};
			285
			286	/*
			287	* Prevents PCI Express ASPM (Active State Power Management) being enabled.
			288	*
			289	* Save the register offset, where the ASPM control bits are located,
			290	* for each PCI Express device that is in the device list of
			291	* the root port in an array for fast indexing. Replace the bus ops
			292	* with the modified one.
			293	*/
0	0	-	294	static void pcie_rootport_aspm_quirk(struct pci_dev *pdev)
			295	{
			296	int cap_base, i;
			297	struct pci_bus  *pbus;
			298	struct pci_dev *dev;
			299
0	0	-	300	if ((pbus = pdev->subordinate) == NULL)
0		-	301	return;
			302
			303	/*
			304	* Check if the DID of pdev matches one of the six root ports. This
			305	* check is needed in the case this function is called directly by the
			306	* hot-plug driver.
			307	*/
			308	if ((pdev->device < PCI_DEVICE_ID_INTEL_MCH_PA) ||
0	0	-	309	(pdev->device > PCI_DEVICE_ID_INTEL_MCH_PC1))
0		-	309	(T) || (_)
0		-	309	(F) || (T)
	0	-	309	(F) || (F)
0		-	310	return;
			311
0	0	-	312	if (list_empty(&pbus->devices)) {
			313	/*
			314	* If no device is attached to the root port at power-up or
			315	* after hot-remove, the pbus->devices is empty and this code
			316	* will set the offsets to zero and the bus ops to parent's bus
			317	* ops, which is unmodified.
			318	*/
0	0	-	319	for (i= GET_INDEX(pdev->device, 0); i <= GET_INDEX(pdev->device, 7); ++i)
			320	quirk_aspm_offset[i] = 0;
			321
			322	pbus->ops = pbus->parent->ops;
			323	} else {
			324	/*
			325	* If devices are attached to the root port at power-up or
			326	* after hot-add, the code loops through the device list of
			327	* each root port to save the register offsets and replace the
			328	* bus ops.
			329	*/
0	0	-	330	list_for_each_entry(dev, &pbus->devices, bus_list) {
			331	/* There are 0 to 8 devices attached to this bus */
			332	cap_base = pci_find_capability(dev, PCI_CAP_ID_EXP);
			333	quirk_aspm_offset[GET_INDEX(pdev->device, dev->devfn)]= cap_base + 0x10;
			334	}
			335	pbus->ops = &quirk_pcie_aspm_ops;
			336	}
			337	}
			338	DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_MCH_PA,   pcie_rootport_aspm_quirk );
			339	DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_MCH_PA1,   pcie_rootport_aspm_quirk );
			340	DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_MCH_PB,   pcie_rootport_aspm_quirk );
			341	DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_MCH_PB1,   pcie_rootport_aspm_quirk );
			342	DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_MCH_PC,   pcie_rootport_aspm_quirk );
			343	DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_MCH_PC1,   pcie_rootport_aspm_quirk );
			344
			345	/*
			346	* Fixup to mark boot BIOS video selected by BIOS before it changes
			347	*
			348	* From information provided by "Jon Smirl" <jonsmirl@gmail.com>
			349	*
			350	* The standard boot ROM sequence for an x86 machine uses the BIOS
			351	* to select an initial video card for boot display. This boot video
			352	* card will have it's BIOS copied to C0000 in system RAM.
			353	* IORESOURCE_ROM_SHADOW is used to associate the boot video
			354	* card with this copy. On laptops this copy has to be used since
			355	* the main ROM may be compressed or combined with another image.
			356	* See pci_map_rom() for use of this flag. IORESOURCE_ROM_SHADOW
			357	* is marked here since the boot video device will be the only enabled
			358	* video device at this point.
			359	*/
			360
114	6		361	static void __devinit pci_fixup_video(struct pci_dev *pdev)
			362	{
			363	struct pci_dev *bridge;
			364	struct pci_bus *bus;
			365	u16 config;
			366
108	6		367	if ((pdev->class >> 8) != PCI_CLASS_DISPLAY_VGA)
108			368	return;
			369
			370	/* Is VGA routed to us? */
			371	bus = pdev->bus;
12	6		372	while (bus) {
			373	bridge = bus->self;
6	6		374	if (bridge) {
			375	pci_read_config_word(bridge, PCI_BRIDGE_CONTROL,
			376	&config);
0	6	-	377	if (!(config & PCI_BRIDGE_CTL_VGA))
0		-	378	return;
			379	}
			380	bus = bus->parent;
			381	}
			382	pci_read_config_word(pdev, PCI_COMMAND, &config);
6	0	-	383	if (config & (PCI_COMMAND_IO | PCI_COMMAND_MEMORY)) {
			384	pdev->resource[PCI_ROM_RESOURCE].flags |= IORESOURCE_ROM_SHADOW;
			385	printk(KERN_DEBUG "Boot video device is %s\n", pci_name(pdev));
			386	}
			387	}
			388	DECLARE_PCI_FIXUP_HEADER(PCI_ANY_ID, PCI_ANY_ID, pci_fixup_video);
			389
			390	/*
			391	* Some Toshiba laptops need extra code to enable their TI TSB43AB22/A.
			392	*
			393	* We pretend to bring them out of full D3 state, and restore the proper
			394	* IRQ, PCI cache line size, and BARs, otherwise the device won't function
			395	* properly.  In some cases, the device will generate an interrupt on
			396	* the wrong IRQ line, causing any devices sharing the the line it's
			397	* *supposed* to use to be disabled by the kernel's IRQ debug code.
			398	*/
			399	static u16 toshiba_line_size;
			400
			401	static struct dmi_system_id __devinitdata toshiba_ohci1394_dmi_table[] = {
			402	{
			403	.ident = "Toshiba PS5 based laptop",
			404	.matches = {
			405	DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
			406	DMI_MATCH(DMI_PRODUCT_VERSION, "PS5"),
			407	},
			408	},
			409	{
			410	.ident = "Toshiba PSM4 based laptop",
			411	.matches = {
			412	DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
			413	DMI_MATCH(DMI_PRODUCT_VERSION, "PSM4"),
			414	},
			415	},
			416	{
			417	.ident = "Toshiba A40 based laptop",
			418	.matches = {
			419	DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
			420	DMI_MATCH(DMI_PRODUCT_VERSION, "PSA40U"),
			421	},
			422	},
			423	{ }
			424	};
			425
0	0	-	426	static void __devinit pci_pre_fixup_toshiba_ohci1394(struct pci_dev *dev)
			427	{
0	0	-	428	if (!dmi_check_system(toshiba_ohci1394_dmi_table))
0		-	429	return; /* only applies to certain Toshibas (so far) */
			430
			431	dev->current_state = PCI_D3cold;
			432	pci_read_config_word(dev, PCI_CACHE_LINE_SIZE, &toshiba_line_size);
			433	}
			434	DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TI, 0x8032,
			435	pci_pre_fixup_toshiba_ohci1394);
			436
0	0	-	437	static void __devinit pci_post_fixup_toshiba_ohci1394(struct pci_dev *dev)
			438	{
0	0	-	439	if (!dmi_check_system(toshiba_ohci1394_dmi_table))
0		-	440	return; /* only applies to certain Toshibas (so far) */
			441
			442	/* Restore config space on Toshiba laptops */
			443	pci_write_config_word(dev, PCI_CACHE_LINE_SIZE, toshiba_line_size);
			444	pci_read_config_byte(dev, PCI_INTERRUPT_LINE, (u8 *)&dev->irq);
			445	pci_write_config_dword(dev, PCI_BASE_ADDRESS_0,
			446	pci_resource_start(dev, 0));
			447	pci_write_config_dword(dev, PCI_BASE_ADDRESS_1,
			448	pci_resource_start(dev, 1));
			449	}
			450	DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_TI, 0x8032,
			451	pci_post_fixup_toshiba_ohci1394);
			452
			453
			454	/*
			455	* Prevent the BIOS trapping accesses to the Cyrix CS5530A video device
			456	* configuration space.
			457	*/
0	0	-	458	static void __devinit pci_early_fixup_cyrix_5530(struct pci_dev *dev)
			459	{
			460	u8 r;
			461	/* clear 'F4 Video Configuration Trap' bit */
			462	pci_read_config_byte(dev, 0x42, &r);
			463	r &= 0xfd;
			464	pci_write_config_byte(dev, 0x42, r);
			465	}
			466	DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_CYRIX, PCI_DEVICE_ID_CYRIX_5530_LEGACY,
			467	pci_early_fixup_cyrix_5530);
***TER 18% (17/97) of SOURCE FILE fixup.c

Files Summary | Functions Summary | Execution Profile | Index | No Index
First | Previous | Next | Last | Top